FPGA: error temporal

[Aino]

Hola de nuevo,

Sigo utilizando el cRIO 9074, es decir, FPGA spartan-3 (720K bloques de memoria divididos en 40 bloques de 18K). He implementado un "sencillo" algoritmo (adjunto imagen), pero al compilar me da el  error temporal "40MHz Onboard Clock". He probado a cambiar la programación a modo pipeline, pero el error persiste. Podría sugerirme alguien alguna solución?

Gracias

[DimasG]

Hola aino,

No hay problema en poner a funcionar el código que mandas, yo me he creado el VI en la FPGA y lo he puesto a funcionar sin ningún problema en un cRIO 9074. Te adjunto el VI, aunque es posible que el fallo esté en la configuración del proyecto, no en el código del VI. quizá pueda ayudar un poco si me mandas un pantallazo del error, el número de error, o algo más de información a cerca de ese error que obtienes.

Un saludo,

[DimasG]

Hola aino,

¿Conseguiste solucionar tu problema?

Un saludo,

[Aino]

Hola,

no he podido probar directamente la VI que me proporcionabas porque no tengo esa versión de LAbVIEW, pero siguiendo tus consejos, he iniciado un nuevo proyecto y una nueva VI para ver si era problema del proyecto anterior, y sigo con el mismo error. Quizás a ti no te de error por las propiedades de los valores de los FXP, que en la imagen no podían adivinarse. Adjunto la nueva VI.

Gracias,

[DimasG]

Hola aino,

He estado echándole un vistazo a tu VI. Si en efecto tu error se debe a la configuración de los Fixed points que estás utilizando. ¿Te has asegurado de que en el VI que me has mandado tienes configurado exactamente los datos que necesitas? Ten en cuenta que en operaciones con FXP puedes configurar las operaciones (sumas, multiplicaciones etc) para especificar el tipo de salida requerida de la operación. Confirmame esto, y sino mándame otro VI con los controles e indicadores configurados como realmente necesitas.

¿Qué versión de LV estás utilizando?

Un saludo,

[Aino]

Hola,

La VI del mensaje anterior tiene todo configurado tal y como lo necesito. Quizás no sean posibles esos valores...

Gracias,

[DimasG]

Hola aino,

Siento la tardanza. He estado revisando tu código, y he buscado información de la FPGA que utiliza el cRIO 9074. Se trata de una Xilinx Espartan 3. Esta FPGA tiene un límite de bits de palabra de 36bits. Puedes ver el documento adjunto, en la página 3 en el apartado "Block Memory".

Si reduces el tamaño de palabra no hay problema en compilar tu VI.

Espero que esto resuelva tus dudas.

Un saludo,

[DimasG]

Hola Aino,

Siento la confusión, pero me han escrito desde estados unidos y parece que a pesar de que esas son las especificaciones originales, este cRIO es capaz de manejar FXP de hasta 64 bits. He tratado de modificar tu VI, y he podido compilarlo haciendo unos cambios. Mira a ver si tu puedes hacerlo sin problema.

Te adjunto el VI para versión 2009 ya que no me has dicho que versión utilizas.

Un saludo,

Dimas.

[Aino]

Hola Dimas,

He logrado compilar la VI, incluso haciendo algún cambio porque, con el nuevo diseño, no me servía para la aplicación general.

Gracias por todo.